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[Verilog] indexed part-select +:

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发表于 2020-2-16 01:59:42 | 显示全部楼层 |阅读模式
That syntax is called an indexed part-select. The first term is the bit offset and the second term is the width. It allows you to specify a variable for the offset, but the width must be constant.
Example from the SystemVerilog 2012 LRM:
  1. logic [31: 0] a_vect;logic [0 :31] b_vect;logic [63: 0] dword;integer sel;a_vect[ 0 +: 8] // == a_vect[ 7 : 0]a_vect[15 -: 8] // == a_vect[15 : 8]b_vect[ 0 +: 8] // == b_vect[0 : 7]b_vect[15 -: 8] // == b_vect[8 :15]dword[8*sel +: 8] // variable part-select with fixed width
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